vhdl+variable
答：是在综合的时候吧？综合软件会根据这个信号是否被使用、是否有等价的等原因将一些信号优化掉。可以试试KEEP 这个属性。attribute KEEP : string;attribute KEEP of <signal_name1>: signal is "TRUE";attribute KEEP of <signal_name2>: signal is "TRUE";是放在 signal声明（结构体说明，也就是...
答：variable tmp:integer:=0;begin for i in 7 downto 0 loop tmp:=tmp*2;if(op(i)='1')then tmp:=tmp+1;end if;end loop;tb<= tmp;end process;result<=CONV_STD_LOGIC_VECTOR(tb,8);end maxpld;做这个有很多方法。下面我用查表法来做。总体是把源数据分成高四位和低四位。然后对...
答：(2)用VHDL语言的数据流描述方式实现二输入异或门的逻辑功能：LIBRARY IEEE;USE IEEE. STD_LOGIC_1164.ALL;ENTITY xor2 IS PORT( a: IN STD_LOGIC;b: IN STD_LOGIC;y: OUT STD_LOGIC);END xor2;ARCHITECTURE dataflow OF xor2 IS BEGIN PROCESS(a，b)VARIABLE comb: STD_LOGIc_VECTOR(1 ...
答：位数错误，a,b为4位，binadd有5位， binadd<=a+b;当然就错了 另外variable不能和std_logic_vector直接相加吧
答：在实体声明之前再加上一句use ieee.std_logic_unsigned.all;将signal abc: std_logic_vector(3 DOWNTO 0);改成variable abc: std_logic_vector(3 DOWNTO 0);并将其放到process(E,D0,D1,D2,D3)的后面；在进程开始的地方加上一句abc := D3&D2&D1&D0;IF E<='0' THEN这一句不对，...
答：VARIABLE CQI: STD_LOGIC_VECTOR(3 DOWNTO 0);--定义变量 CQI 4位 BEGIN 开始 IF RST = '1' THEN CQI:=(OTHERS=>'0'); 如果RST为高电平 则 CQI全部是低电平 注意“：＝”前面我说过 ELSIF (clk'EVENT AND clk = '1') THEN 否则 上升沿来的时候 IF EN = '1' THEN 外加en为...
答：generic最常用的地方就是有一些参数你可以在例化的时候再制定它的宽度。比如定义blockram，你在写entity的时候，只需指定他有一个generic的位宽，然后在例化的时候，就可以随意的指定他是16bit，32bit，或者64bit
答：variable cnt:integer range 0 to counter_len;--定义了一个变量，范围为0-1999999 begin if clk'event and clk='1' then --在当前一个相当小的时间间隔内，事件发生了，并且clk为逻辑值1，然后执行下边的语句 if cnt=counter_len then --再如果，cnt这个变量的值等于定的那个常数counter_l...
答：你的count运用有误。如果将count声明为变量，则变量的赋值要用":="，而不是"<="。但从你的描述上看，不应当将其声明为变量，而应当将其声明为信号，也就是说，将variable count:integer;改成signal count: integer range 0 to 3;，并将这一句放在architecture arch of s20122212 is下面。再将...
答：variable cq1,cq0:std_logic_vector(3 downto 0);begin if clr='1' then cq1:=(others=>'0');cq0:=(others=>'0');elsif (clk'event and clk='1') then if cq0<9 then cq0:=cq0 +1;co<='0';elsif cq1<5 then cq1:=cq1+1;cq0:=(others=>'0');elsif cq1=5 and cq...
网友评论：
邹保15254703599：
VHDL中怎么定义variable型全局变量 -
63350通洋
： VHDL'87规定,不允许使用共享变量(也就是你说的全局变量),虽然VHDL'93扩展了共享变量,但使用共享变量有可能导致系统行为的不确定,因此不建议使用. 声明共享变量采用“SHARE VARIABLE {名称} : 数据类型 [: = 表达式 ] ;”的语法形式. 但在引用共享变量时,必须保证所有对共享变量赋值的进程之间的激活条件互斥,同时也与读取共享变量的进程的激活条件互斥,才能避免系统行为的不确定性.
邹保15254703599：
VHDL中有哪 3种数据对象?详细说明它们的功 -
63350通洋
： 常量constant、变量variable、信号signal,VHDL93还增添了另一种对象file. 常量用于描述向设计实体输入的固定值,如总线的宽度、用于时序仿真的延迟时间、负载的大小(个数)、元件的个数等等;变量通常用于行为描述中,是一种为了便于行为描述而声明的对象,不一定有具体的硬件对应,因此往往在综合之后就不见了;而信号则具体指硬件中的信号线,即元件之间的连线,或者设计实体的端口连线,因此端口port必定是signal类型的对象.信号在综合之后一定会有硬件连线与之对应.
邹保15254703599：
VHDL中信号与变量的区别+比较 -
63350通洋
： 比较对象 信号SIGNAL 变量VARIABLE 基本用法 用于作为电路中的信号连线 用于作为进程中局部数据存储单元 适用范围 在整个结构体内的任何地方都适用 只能在所定义的进程中使用 行为特性 在进程最后才对信号赋值 立即赋值
邹保15254703599：
VHDL语言中with - select - when语句能对变量variable赋值吗? -
63350通洋
： with select语句是在process之外使用的 而variable是在process或函数等内部定义的 因此无法赋值 shared variable则是全局的 可具有signal相同用法 或者在process用case语句代替with select语句
邹保15254703599：
VHDL进程中的敏感变量?? -
63350通洋
： 当一个wait语句执行的过程中,敏感变量表中的一个变量发生了变化,这样就会引起冲突.wait是不可综合语句,建议尽量不要使用.
邹保15254703599：
VHDL为什么要变量,直接用信号不好吗? -
63350通洋
： Variable其实和signal还是有很大区别的:1.信号赋值是有延迟的,就是说语句写完之后,这个信号不会立马就有值了,而是等待一定时间后才有.而变量一旦被赋值,立马就有效了,这个可以在仿真的时候控制仿真时间,然后看他们的值可以刻出来;2.对于process语句,process只对信号敏感,不对变量敏感;3.最重要的,信号可以是多个process的全局信号,而变量只在定义它的过程或者函数或者process中可见;4.信号其实是硬件中连线的一个抽象描述,类似于端口连接线,而变量没有这个意义;5.信号赋值:信号 变量赋值:变量:=表达式,赋值格式不一样
邹保15254703599：
用vhdl实现三位全加器 -
63350通洋
： 一位全加器源代码如下:library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity bit1adder is port( a,b,ci:in std_logic; s,co:out std_logic );end bit1adder;architecture func of bit1adder is ...
邹保15254703599：
vhdl语言设计中,信号和变量的区别 -
63350通洋
： VHDL提供了SIGNAL和VARIABLE这两种对象来处理非静态数据,同时提供了CONSTANT、GENERIC来处理静态数据.信号可以在PACKAGE、ENTITY和ARCHITECTURE中声明,而变量只能在一段顺序描述代码的内部声明.因此,信号是全...
邹保15254703599：
VHDL中变量和信号的区别 -
63350通洋
： 1. 信号与硬件中互连元件端口的“连线”相对应;而变量在硬件中没有明确的对应物,变量只是为了便于设计实体的行为描述而定义的数据暂存区.2. 信号赋值是有延迟的;而变量赋值则没有延迟.3. 信号除具有当前值之外还具有属性;而变量只有当前值.4. 信号值的变化可以激活被挂起的进程;而变量无此功能.5. 信号不会导致系统行为的不确定性;而共享变量则可能导致系统行为的不确定.
邹保15254703599：
在vhdl语句中begin...end之间的赋值语句和if语句是并行的吗? -
63350通洋
： 是的,你的这个写法毫无疑问,所有语句都是并行的.而且,个人也很赞同这种写法.有一种情况,对同一个信号多次赋值,比如:a <= x＂00＂; if cond1 = true thena<= x＂01＂; elsif cond2 = true thena<= x＂02＂; end if;看起来不太并行...
