verilog中,"<="有什么作用?

在“表达式”(expression)中,"<="作为逻辑比较运算符;在“语句”(statement)中,"<="作为非阻塞赋值的一部分。


verilog中,一个语法结构不可能同时允许“表达式”和“语句”,如果某处可以出现表达式,那么就不允许出现语句;如果某处可以出现语句,那么一个单独的表达式就不能出现在那里。如果预期出现的是表达式,那么其中的 <= 就解释成逻辑比较运算符;如果预期出现的是语句,那么其中的 <= 就解释成非阻塞赋值的一部分,整个语句就是非阻塞赋值。


例如,条件语句(conditional statement)的语法是:

if ( expression ) statement_or_null [ else statement_or_null ]

(方括号内为可选部分),if 后面的括号中就只允许表达式(expression),而 else 后面就只允许语句,或者留空(statement_or_null)。如果 if 后面的括号里(预期出现的是表达式)填的是 a <= 1,那么这里的 <= 就解释成逻辑比较运算符小于等于;而如果 else 后面(预期出现的是语句)出现 b <= 1,那么这里的 <= 就是非阻塞赋值的一部分。


极端情况:

if (a <= 1)
    b <= 1;
else
    b <= 2;

括号中的是表达式,而其余的地方都是赋值



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