verilog 如何循环比较数据大小？ verilog如何循环比较三个数据大小？

\u5982\u4f55\u7528excel\u6bd4\u8f83\u4e24\u5217\u6570\u636e\u5927\u5c0f

Excel\u5c0f\u6280\u5de7\uff0c\u5bf9\u6bd4\u4e24\u5217\u6570\u636e\u5927\u5c0f\uff0c\u5e76\u7edf\u8ba1\u4e2a\u6570\uff0c\u8fd9\u65b9\u6cd5\u9ebb\u70e6\u4e0d\uff1f

\u628a\u4e0a\u4e24\u4e2a\u65f6\u949f\u7684\u6570\u636e\u653e\u8fdb\u5bc4\u5b58\u5668
wire [xxx:0] sample;
reg [xxx:0] sample_d1, sample_d2;
always @ (posedge clk) begin
sample_d1 <= sample;
sample_d2 <= sample_d1;
end
\u7136\u540e\u4f60\u5c31\u6bd4sample, sample_d1, sample_d2\u4e09\u4e2a\u6570

1.用一个寄存器存最大数，如果输入的数比寄存器里的数大，就替换，如果小于，就不变，然后寄存器里的数就是最大值了

input [11:0] digital_out; //AD的输出数据

reg [11:0]max_num; //如果是多位的，就声明多位的reg
always @(posedge clk or negedge reset_n)begin
if(!reset_n)
max_num <= 12'b0;
else if(digital_out > max_num)
max_num <= digital_out;
end

不太详细哇

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