Verilog 里面 Q <= 4'b0 是什么意思 verilog hdl 哪位高手可以解释下当中的q<=1'b...

\u5728 verilog hdl \u8bed\u8a00\u4e2d <=\u8868\u793a\u4ec0\u4e48\uff1f\uff1f\u6bd4\u5982q<=4'h0\u600e\u4e48\u89e3\u91ca

\u8fd9\u5c31\u8868\u793aq\u5728\u4e0b\u4e00\u4e2a\u65f6\u949f\u6cbf\u4f1a\u53d8\u62100,4\u4ee3\u88684bit\u4f4d\u5bbd\uff0ch\u4ee3\u886816\u8fdb\u5236\uff0c\u5177\u4f53\u662f\u4e0a\u5347\u6cbf\u8fd8\u662f\u4e0b\u964d\u6cbf\u5c31\u770b\u4f60\u81ea\u5df1\u63a7\u5236\u4e86\uff0c\u4e00\u822c\u662f\u4e0a\u5347\u6cbf\uff0c<=\u5c31\u8868\u793a\u975e\u963b\u585e\u8d4b\u503c\uff0c\u5982\u679c\u4f7f\u7528=\u90a3\u4ee3\u8868\u963b\u585e\u8d4b\u503c\uff0c\u4f7f\u7528\u963b\u585e\u65b9\u5f0f\u5bf9\u4e00\u4e2a\u53d8\u91cf\u8fdb\u884c\u8d4b\u503c\u65f6\uff0c\u6b64\u53d8\u91cf\u7684\u503c\u5728\u5728\u8d4b\u503c\u8bed\u53e5\u6267\u884c\u5b8c\u540e\u5c31\u7acb\u5373\u6539\u53d8\u3002
\u4f7f\u7528\u975e\u963b\u585e\u8d4b\u503c\u65b9\u5f0f\u8fdb\u884c\u8d4b\u503c\u65f6\uff0c\u5404\u4e2a\u8d4b\u503c\u8bed\u53e5\u540c\u6b65\u6267\u884c\uff1b\u56e0\u6b64\uff0c\u901a\u5e38\u5728\u4e00\u4e2a\u65f6\u949f\u6cbf\u5bf9\u4e34\u65f6\u53d8\u91cf\u8fdb\u884c\u8d4b\u503c\uff0c\u800c\u5728\u53e6\u4e00\u4e2a\u65f6\u949f\u6cbf\u5bf9\u5176\u8fdb\u884c\u91c7\u6837\u3002

q\u548cqn\u662f\u4e00\u4e2a\u53cd\u5411\u7684\u5173\u7cfb\uff0c\u6240\u4ee5\u8fd9\u51e0\u4e2a\u8bed\u53e5\u548c\u4e0b\u9762\u7684~\u8fd9\u4e2a\u53bb\u53cd\u8fd0\u7b97\u6548\u679c\u662f\u4e00\u6837\u7684\u3002q\u5bf9\u5e94\u4e0b\u56fe\u7684Q\uff0cqn\u5bf9\u5e94\u4e0b\u56fe\u4e0a\u9762\u6709\u6a2a\u6760\u7684Q

<=在不同的地方有不同的意思,这里是非阻塞赋值,一般用在时序逻辑里,意思是在同一进程或块语句里所有的非阻塞赋值语句同时进行的,=是阻塞赋值语句,要等这句执行完才能进行下一句的操作. <=在进行逻辑运算的时候也作为逻辑运算符

那也是赋值语句，“<=”是非阻塞（non_blocking）赋值符号，非阻塞赋值在整个过程快结束时才完成赋值操作，即Q得值并不是立刻就改变。

如果有CLK就是用<=，

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