555定时器怎么编辑？用VHDL multisim555定时器怎么用

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在学习数字电路时采用555型集成定时器来实现脉冲的延迟，而在进行信号处理时，很多设计并不能使用555集成定时器来完成。用VHDL语言设计时一般用计数器或计数器的级联来实现。
。。。为啥不用时钟源分频来产生时钟 或者延迟呢？？
好吧，这里有个链接希望对你有帮助http://blog.163.com/langyi_s/blog/static/56278519200821924457996/
在5 MHz时钟CLK控制下对同步信号SYNC进行N延时(SYNC脉冲宽度为2 μs，脉冲重复频率为1 kHz；0μs≤N≤998 μs)。要求每次在同步脉冲上升沿到来时开始延时，并在延时结束后产生宽度为10 μs的选通信号。
需要产生的延时时序如图2所示(延时量N=4.2μs)。

这里采用3个计数器和1个或门产生上述延时信号，如图3所示，模N计数器计延时量；模50计数器计选通信号的宽度；模N+50计数器用于产生使能信号。用
VHDL硬件描述语言进行硬件电路设计时，同一个进程中不能用2个时钟来触发，而时序图中又要求在同步脉冲SYNC的上升沿开始延时，为了解决这一问题，
采用了模N+50计数器和1个或门。

当同步脉冲为高电平时，模N计数器和模N+50计数器开始计数，并置dly_en为高电平。模N计数器满，置dly_enl为高电平同时产生选通信号。当
模N+50计数器计满即选通信号产生完之后置dly_en为低电平。当下一个同步脉冲到来时重复以上过程。这种设计电路的好处是当同步脉冲的宽度改变时对
时序控制并无影响,因为在计数过程中只用了SYNC的上升沿，从延时开始到选通信号结束,在或门的作用下SYNC对计数器不起控制作用。
上述电路的VHDL程序如下：
该程序选择N=20，即延时量是4.2
μs，由于要使用时钟来判断SYNC的上升沿情况，因此，如果令N=0，产生的delay信号仍然会有1个时钟的固有延时，在计算延时量时应充分考虑到这
一点，延时量=(N+1)×时钟周期。该程序是雷达目标模拟器时序控制程序的一部分，它产生的延时用于模拟目标的距离，随着目标的运动，要求模拟的延时量也要变化，每次同步脉冲上升沿到来之前，DSP会计算出延时量N并通过数据总线送给FPGA。

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