对verilog并行的理解
答：verilog是描述硬件的，每个always块对应一个硬件，它们是独立的主体，都是同时执行的。如果有时序上的逻辑关系，则会看起来在时间上有“相位差”。对于仿真来讲，因为是计算机仿真，而计算机的CPU每一时刻只能执行一条指令，所以不可能像真正的硬件那样并行操作。
答：Verilog并非程序语言，它不是在处理器上顺序执行的；而是硬件语言，体现在芯片内逻辑单元之间的布局布线。Verilog语法比较灵活，易上手，专业说法是跟VHDL相比不够严谨（这一点目前仍未体会到）。在应用上，FPGA亮点在于并行处理，用在自主开发通信接口、芯片前期设计，有比较明显的优势，一些高端的数字信号...
答：“=”为阻塞赋值，即当该语句结束时，下一个语句才开始执行，属于串行执行。“<=”为非阻塞赋值，即该语句和整个语句块是同时执行的，属于并行执行。
答：A=0;B=0;casex(ADDRESS)5'b00???: A=1;5'b01???: B=1;5'b10?00,5'b11?00: A=1:begin A=1;B=1;end endcase 书上答案：A=1 and B=0 为什么是这个答案啊，非常不理解。请说详细点！我来补充一下，case语句确实是并行的，但具体执行的时候是一个一个语句扫描的，也就有点...
答：是的，并行进行，但是一般触发条件可以不同
答：并行执行的，典型的语句如下 always@(posedge clk or negedge rst) //clk上升沿和rst的下降沿触发 if (!rst) //复位 ...else ...
答：而中国，美国，日本则更多的使用后者，而且后者和C语言比较的接近，只是它是并行的思维，建议学习VERILOG语言。 C语言语句是顺序执行的，VERILOG语言是并行执行的，它最终生成硬件电路，它并不是为了一条一条的完成计算机指令，它的使命是生成特定的硬件电路，和C语言是完全不同的思想。
答：络驱动程序等。Verilog是一种硬件描述语言（HDL），有助于描述网络交换机，微处理器，触发器等数字系 统。因此，可以使用该语言描述数字系统的硬件。C是一种支持结构化编程的高级通用编程语言。C语言的开发人员是Dennis Ritchie。它是许多 编程语言的基础，如Python，Java等。程序员可以很容易地理解C程序...
答：Verilog语言中assign的用法 在Verilog硬件描述语言中，assign语句用于连续赋值。它允许你在模块中对信号进行连续赋值操作，使得信号的值可以根据其他信号或表达式的值动态变化。assign语句通常在模块的描述部分使用，用于描述信号间的连接关系。详细解释：1. assign语句的基本结构：assign 目标信号 = 表达式;其中...
答：现在模块前面写时间单位的声明，`timescale 1ms/100ns 然后# 5 assign spi_AB = spi_dat_r[spi_count];就可以了。
网友评论：
徐看13775315474：
verilog中case并位操作是什么意思 -
60424逄兰
： 一个块下的case语句的各种情况.比如 case(x)1:2:3:...都是并行的,同时判断每个情况是否执行,而不是依次判断.就是每个情况都单独耗费了器件.
徐看13775315474：
verilog语句执行顺序的疑问? -
60424逄兰
： 可综合的都是并行执行的.其实也不难理解,verilog是硬件语言,也就可以看成是一个电路.在实际的电路中没办法延迟,没办法让一边先通电,再让另一边通电,所以一切都是同时进行的.这并行的前提都是“可综合”.如果是写testbench,会用到不可综合的模块,这些模块是行为级的,在实际电路中无法实现.比如task,比如阻塞赋值等等,这些都是有顺序的.
徐看13775315474：
verilog中多个always的困惑 -
60424逄兰
： 其实很简单,是由于你没有弄明白,并行的真正含义,是并行的 你要注意他们是出于不同的时钟上升沿下, 两个always是同时起作用的,第一个计算tempa、tempb,而此时第二个always中tempa、tempb还是上一周期算出的tempa、tempb; 也就是说第一次需要两个周期才能出一个结果的,以后每周期出一个结果的 你这里相当于流水了,不知道你明白不?
徐看13775315474：
感觉verilog语言中没有必要把函数与任务分开处理,整合成C中的函数不行? -
60424逄兰
： 最好不用1. 首先verilog是硬件语言,是并行的执行方式2. C是软件语言,串行的执行方式 请楼主在学verilog时就要转变一种思维方式,verilog写成的将来都必须要成综合成电路的,如果整合在一起电路会非常臃肿,实现功率并不高,这跟C有很大的区别 一般函数和任务尽量少用,除非是testbench或运算中非用不可以的
徐看13775315474：
verilog 两项操作的并行执行 -
60424逄兰
： 用begin-end,fork-join不能被综合的!如果你用ip核生成ram在控制的话,可以再定义ip核的时候加上读写使能信号,在一个状态读ram1的时候:ram1 读使能有效,写使能无效;ram2与它相反;在另一个状态时与前一个状态相反.调用ip核定制ram来控制还是比较简单的,两个交互控制就像乒乓操作!
徐看13775315474：
verilog HDL程序:序列检测器的设计【用串行和并行方式编写】 -
60424逄兰
： 你 所谓的并行,是不是说将一串8位二进制码,如上图中x输入转换为并行 然后判断输入x是否等于预置值1010_1101?还是题目中键4、3 并行输入信号•键 1、2 预置数据 每次并行检测2位,比如判断x输入两位是否等于10,后两位等于10,再两位等于11,最后两位等于01?如果是这样,可以将x串行输入,进行个串并转换,例如用一个寄存器reg1[1:0]保存其值.always @ (posedge clk or negedge rst) if(!rst) reg1elsereg1 然后对比reg1值是否等于预置值.仅供参考,谢谢
徐看13775315474：
请教verilog大神,状态机的编程内涵到底是什么? -
60424逄兰
： 一般的时序逻辑电路分为状态机和流水线两种.流水线就不多说了,是一步一步的把数据做处理的逻辑结构,典型的流水线结构是CPU的基本体系结构.状态机是处理具有一定固定模式的数据结构的,典型的是格雷码译码器.
徐看13775315474：
请教关于FPGA程序执行问题
60424逄兰
： FPGA和C语言什么的是不一样的,他的程序是HDL语言,即VHDL或者Verilog HDL,这些语言有个名字:硬件描述语言.既然是硬件描述,那就是说只是描述某种状态,要注意描述状态这些词汇,就是说他是搭建一个硬件的固定的系统,一旦...
徐看13775315474：
关于学习硬件描述语言Verilog -
60424逄兰
： 个人觉得,完全没必要C基础,Verilog虽然像C,但是用C的思维去写,却是写不出好的东西的.C是软件思维(串行),而Verilog应当使用数字逻辑(硬件)的思维(并行)去写.对于初学,我觉得没有C的基础,反而是一种解放.
徐看13775315474：
关于verilog实现的串并转换功能
60424逄兰
： 串并转换很简单,就是移位寄存器,后面最好跟一个锁存器,实现你所要求的功能需要四位移位寄存器和四位锁存器,锁存器的作用就是保持并行数据在移位时不发生变化: module shift(nreset,clk,en,in,out); input nreset,clk,en,in; output [3:0] out; ...
