verilog+并行除法器
答：module divider(quotient,remainder,ready,error,word1,word2,start,clock,reset);parameter L_divn=8,L_divr=4,S_idle=0,S_adivr=1,S_adivn=2,S_div=3,S_err=4,L_state=3,L_cnt=4,Max_cnt=L_divn-L_divr;output [L_divn-1:0] quotient,remainder;output ready,erro...
答：第二，第二个语句中X，Y两个变量的赋值的表达式根本没办法正确综合，一般%这个运算符号只能出现在仿真里（也很少用）除法/只能对2的整数幂进行相除，根本不能除以10，因为这里除法的本质就是除以2^n就等同于讲寄存器的值左移n位；请问这里10等于2的几次幂啊？！第三个错误，第一个always块，作为组...
答：Quartus II的编译器对verilog文件中的乘法和除法运算符是可以进行综合的，这些运算符综合后生成的RTL门级的乘法和除法电路就是AlteraIP核所提供的乘法和除法电路，而megaweizard中的进行设置的乘除法运算的模式其实也就是调用了这些IP核，所以这些运算符所需要的资源其实主要是跟你的Verilog代码中的描述相关...
答：1.512个数是2的9次方,即2^9 先确定输入为9位宽的二进制数(输入只定义一个变量就可以,不知道你用没用过verilog,verilog不需要你把所有输入都一一列举出来,只要一个输入变量,给它定义位宽就OK 如(8:0)a )2.编写译码编码器,将其由二进制输入转为相对应的十进制输出(输出类似输入,只定义为一个变...
网友评论：
皮待18875245016：
verilog除法怎么实现? -
33225韩钥
： http://wenku.baidu.com/view/2f26f6323968011ca300911d.html这个地址是一个快速二进制的除法算法.你利用verilog来编写就好了.
皮待18875245016：
真心求学!求问一个verilog32位整数除法器算法的数学推导 -
33225韩钥
： 我个人认为也不需要什么推导,举个例子就能看懂了: 假设4bit的两数相除 a/b,商和余数最多只有4位 (假设1101/0010也就是13除以2得6余1) 我们先自己做二进制除法,则首先看a的MSB,若比除数小则看前两位,大则减除数,然后看余数...
皮待18875245016：
Verilog中使用除法运算符“/”,综合后查看rtl视图如下图所示,而且仿真能在一个时钟得到商 -
33225韩钥
： 之所以能一个时钟出结果,那是因为你是“仿真”,仅仅是仿真而已,真正实现的时候,是不可以一个时钟出结果的,你需要使用触发器IP核,而最好不要使用/号,这种方法是不对的
皮待18875245016：
verilog 怎么实现 可综合的 除法? -
33225韩钥
： quartusii里面有除法器 大概叫lpm_divide 我没用过 但是猜想一定很费资源 如果你的意思是除以1到1000中的任意一个整数 不妨就采用case的方式 除1的时候就得25 000 000 除2的时候就得12 500 000 依此类推 fpga是以查找表结构实现的 我觉得这么做最节约资源 而且肯定可以在一个时钟周期内完成
皮待18875245016：
verilog中是支持＂/＂实现除法操作的,但是又说不支持非2的幂的除法的综合,除非有除法IP核 -
33225韩钥
： 我说一下我的看法吧. 如果你选择的器件有除法器ip核,要实现直接除的话你可以选择调用;这样的话就很耗资源了,应该没人会这样子去做; 如果你不调用只是单纯的在代码中用/去实现,不是二次幂的话不能综合成电路的!
皮待18875245016：
CRC - 8,verilog怎么做除法运算 -
33225韩钥
： // 输入数据头指针, 数据长度 // 返回crc8校验码 uint8_t crc8(uint8_t *data, uint_len length) {uint8_t i;uint8_t crc = 0; // Initial valuewhile(length--){crc ^= *data++; // crc ^= *data; data++;for ( i = 0; i < 8; i++ ){if ( crc & 0x80 )crc = (crc << 1) ^ 0x...
皮待18875245016：
Quartus II的编译器对verilog文件中的乘法和除法运算符是否可以进行综合? -
33225韩钥
： Quartus II的编译器对verilog文件中的乘法和除法运算符是可以进行综合的,这些运算符综合后生成的RTL门级的乘法和除法电路就是AlteraIP核所提供的乘法和除法电路,而megaweizard中的进行设置的乘除法运算的模式其实也就是调用了这些IP...
皮待18875245016：
关于fpga的除法 -
33225韩钥
： ＂/＂是可以综合的,但是占用的是FPGA内部的DSP运算模块.也可以用除法器IP核,占用的是LUT资源.也可以自己写除法器,占用的也是LUT资源,但是延时,模块最高运行频率和占用资源没有使用ip核的好.比如你想除2,那么我只需要将数右移一位,移位比写“/”要省资源的多.
皮待18875245016：
Verilog如何使用除法? -
33225韩钥
： 小白,应该调用ISE中的除法器的ip核,直接写除号不能综合.在HDL中直接写乘除号都不能综合出电路的,那是留给访真用的语法
皮待18875245016：
verilog代码中使用了除法器 IP核,用modelsim仿真的时候出现以下警告,并且除法器结果一直没有. -
33225韩钥
： 遇到了同样的问题,不知道什么原因导致的.已找到解决办法,出现警告没关系,除法器结果是x态,很可能的原因就是除法器的除数在某个时刻为零,导致了除法器输出一直x态.
