模十二减法计数器
答：用两片74LS161芯片，一片控制个位，为十进制；另一片控制十位，为六进制。个位的最高位0,接十位的CP，个位十进制计数器经过十个脉冲循环一次，每当第十个脉冲来到后Q由1变为0，相当于一个下降沿，使十位六进制计数器计数。经过六十个脉冲，个位和十位计数器都恢复为0000。
答：功能表如下图所示 74ls163是一个很简单的计数芯片，当CEP、CET接高时，芯片可以正常计数，DO~D3是置位数据的输入端，Q1~Q4是数据的输出端，而置数端和清零端只有有一个低电平就会执行置数或清零。
答：1、置数法设计十二进制计数器 置数法即通过74LS161同步预置数功能预置计数初值，计数至溢出时通过进位输出信号，再重新加载预置数实现循环十二进制计数功能。根据功能真值表和置数法计数器计数规则，可以推出置数输入应为0100，即0100~1111共12个状态，由此推出其电路原理图如下：电路波形仿真结果如下（从...
答：试用CT74LS161构成模小于16的N进制计数器5,同步二进制加/减计数器二,同步十进制加法计数器8421BCD码同步十进制加法计数器电路分析三,集成同计数器1,集成十进制同步加法计数器CT74LS160(1)CT74LS160的引脚排列和逻辑功能示意图图7.3.3 CT74LS160的引脚排列图和逻辑功能示意图(2)CT74LS160的逻辑功能①=0时...
答：要做减法计数器，要用十进制加/减计数器74LS168，令其工作在减法计数状态。两个计数器可以级联组成两位十进制减法计数器。当减到0时，送置数控制端LD低电平，就是将初始值D0~D3送入计数器，完成置数。显示器用共阳数码管，再用74LS247译码器译码即可。以初值40为例，画逻辑图如下，也是仿真图，...
答：TC: 加法：0~8低电平9高电平， 减法：9~1低电平0高电平。RCO'：加法：0~9上半部分高电平9后半部分低电平。 减法“9~0上半部分高点平0后半部分低电平。E'=0正常计数，E'=1保持Q与TC 清RCO‘。计数是一种最简单基本的运算，计数器就是实现这种运算的逻辑电路，计数器在数字系统中主要是对...
答：其次，按照计数过程中数字的变化趋势，计数器可分为加法计数器、减法计数器和可逆计数器。加法计数器在时钟信号的作用下，数值会不断累加；减法计数器则相反，数值会随着时钟信号的增加而减小；而可逆计数器则既能增加也能减少，其计数方向取决于输入信号。尽管还有其他分类方式，但同步计数器的分类方法更为...
答：1、首先找到一块74LS195芯片，将其J、K输入端连接到一起，将R、LOAD端连接高电平，将CP端连接脉冲信号，再将输出端从左到右、从上到下编号为Q0、Q1、Q2、Q3，如图所示。2、运用上面告诉大家的公式算出i=3，所以将Q2和Q3连接与非门反馈至J、K输入端，如图所示。3、至此，模7计数器（分频器）...
答：计数器的种类很多：1、按构成计数器中各触发器时钟端连接的方式分为同步计数器和异步计数器两类；2、按计数器的进制又分为二进制计数器、十进制计数器和其它任意进制计数器；3、根据计数过程中计数的增减不同分：加法计数器、减法计数器、可逆计数器。既可能实现加计数又可实现减计数器的称为可逆计数...
答：要构建一个三位二进制减法计数器，我们可以利用D触发器的基本逻辑设计。首先，将三位二进制数设定为001、010、011等，每个触发器的输出分别对应Q1、Q2和Q3。引入一个数据输入端A，以及一个输出信号Y，这是计数器的核心组成部分。设计过程包括绘制状态图、真值表以及根据卡罗图来确定Q1、Q2和Q3的输出...
网友评论：
易重13178341765：
用74193设计一个模7减法计数器. -
47901孟萧
： 应该是模为12的 减法计数器.也就是计数器倒计数到0后,需要重置模为12的初始计数值;模为12的二进制数是 0000--1011共12个数值;按你的说法,就是只要计数器倒计数12次即可,因此是从74LS193的最大值1111进行减法计数到0100就是12次,因此最减1,就=0011,就需要重置为1111,即是所说的初始状态.
易重13178341765：
请用74ls161设计一个模值为12的计数器 -
47901孟萧
： 4个输入值置为为0(也就是低电平),输出端DCBA(由高位到低位的输出)取D,B,A接到一个与非门输入端,与非门的输出接到161的LOAD端就可以了.
易重13178341765：
急求解答数电:用四位二进制同步可逆计数器和适当的逻辑门构成模12计数器 -
47901孟萧
： 2^4 = 16 位数够用 模12 就是 12进制吧,逢12 复位 12 是 1100 设这四个输出为 A3 A2 A1 A0 则 A3 & A2 时对计数器复位即可 即,用一个与门就行了
易重13178341765：
数字电路器件741604位二进制计数器改成模十二计数器里的1111跳转问题. -
47901孟萧
： 首先纠正一个错误,74LS160是十进制数计数器,计数范围是:0000~1001,根本就不可能有1010~1111这六个状态的.按你说的应该是74LS161才对.第2个问题:与一个或非门链接,输出到LD'.应该是与非门才行,且接到Q3Q2Q1.再说最后的问题:当“输出状态Q3Q2Q1Q0=1111”时,会产生一个LD'信号,下一个状态就是预置数是0011.还是核对一下原题吧,是不是需要纠正上述两点问题.
易重13178341765：
某自然二进制减法计数器,其模为16,初始状态为0011,则经过2009个有效计数脉冲后,计数器的状态为? -
47901孟萧
：[答案] 2009%16=125……9.然后由于是减法计数器,再由0011减九,依次经过0010,0001,0000,1111,1110,1101,1100,1011,1010.所以最后结果是1010
易重13178341765：
74ls192构成的减法计数器 -
47901孟萧
： 减法计数跳着来,应该是你的计数时钟有毛刺,在波形整形上下功夫,防干扰,不知道你的时钟是怎么来的.
易重13178341765：
计数器的模和几进制有什么区别 -
47901孟萧
： 仅仅讨论两位的十进制计数,计数的状态,有:0~99. 模,就是 100. 但是,对秒计数,还是用这两位数,计数的状态,就只有:0~59. 此时,模,就是 60. 空谈、具体,就有两种不同的模. 这就是二者的区别.别忘了采纳.
易重13178341765：
如何用VHDL语言编写一个模为40,两位8421BCD码输出的减法计数器? -
47901孟萧
： library ieee; use ieee.std_logic_arith.all; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity mo40 isport(clk,rst:in std_logic;jinw:out std_logic;y:out std_logic_vector(7 downto 0)); end mo40; architecture shu of mo40 is begin ...
易重13178341765：
求用verilog编写一个2位十进制减法计数器,要求一秒减一次 -
47901孟萧
： Hi, I assume the counter is 8-digit. syntax error may occur, please fix it yourself.module cnt_example ( dec_count,clk, rst_n );parameter CLK_FREQ = 16'd1000 ; //assume 1kHz clock ratereg [7:0] dec_count; reg [15:0] sec_cnt ;always@(...
