用74hc138设计一位全加器
答：全加器逻辑表达式为：
答：先纠正一下，不是74H138，没有这个型号的器件，应该是74HC138（3-8译码器）。单用一片74HC138无法实现全加器功能，还要加一片双通道的4输入与非门（74HC20）。实用电路如下图——
答：74HC138特有3个使能输入端：两个低有效（E1和E2）和一个高有效（E3）。除非E1和E2置低且E3置高，否则74HC138将保持所有输出为高。74HC138是高速硅栅CMOS解码器，适合内存地址解码或数据路由应用。74HC138作用原理于高性能的存贮译码或要求传输延迟时间短的数据传输系统，在高性能存贮器系统中，用这种译码器...
答：利用使能端能方便地将两个3-8线译码器组合成一个4-16线译码器，如图所示为两片74LS138（74HC138）组合成4-16线译码器。首先得弄清楚全加器的原理，你这里说的应该是设计1位的全加器。全加器有3个输入端：a，b，ci；有2个输出端：s，co.与3-8译码器比较，3-8译码器有3个数据输入端：a，b...
答：一位全加器(FA)的逻辑表达式为：S=A⊕B⊕Cin Co=(A⊕B)Cin+AB 其中A,B为要相加的数，Cin为进位输入；S为和，Co是进位输出；如果要实现多位加法可以进行级联，就是串起来使用；比如32位+32位，就需要32个全加器；这种级联就是串行结构速度慢，如果要并行快速相加可以用超前进位加法。
答：2012-12-09 用3线-8线译码器74HC138和门电路设计一个全加器 34 2012-12-21 用3线-8线译码器和门电路实现下列逻辑函数? 2015-10-13 用3线 8线译码器实现F=ABC^+AB^C+A^B 1 更多类似问题 > 组合逻辑电路的相关知识2008-12-30 组合逻辑电路的设计 5 2011-06-14 组合逻辑电路与时序逻辑电路的区别...
答：4、首先得弄清楚全加器的原理，你这里说的应该是设计1位的全加器。全加器有3个输入端：a，b，ci；有2个输出端：s，co.与3-8译码器比较，3-8译码器有3个数据输入端：a，b，c；3个使能端；8个输出端，out(0-7)。5、将其中一个E1端接一个非门在于另一个的E1端通过一个与门接在一起...
答：利用使能端能方便地将两个3-8线译码器组合成一个4-16线译码器，如图所示为两片74LS138（74HC138）组合成4-16线译码器。首先得弄清楚全加器的原理，你这里说的应该是设计1位的全加器。全加器有3个输入端：a，b，ci；有2个输出端：s，co.与3-8译码器比较，3-8译码器有3个数据输入端：a，b...
答：如图
网友评论：
单非19384398218：
用3线 - 8线译码器74HC138和门电路设计一个全加器组合逻辑电路设计 答得完整且正确另加分 -
7566卢管
：[答案] 全加器逻辑表达式为:
单非19384398218：
试用74HC138实现一位“全加器”电路 -
7566卢管
： 分别用ABC表示 两个加法位与一个进位写真值表 ABC HL 000 00 001 01 010 01 011 10 100 01 101 10 110 10 111 11 H= O3+O5+O6+O7 L= O1+O2+O4+O7 H为加法结果高位L为低位 这样用一个138加点或门就行了
单非19384398218：
如何用74HC138实现一位“全加器”电路 -
7566卢管
： 只能从网上找到这些资料了,别的就不懂了 一位全加器(FA)的逻辑表达式为: Fi=Ai⊕Bi⊕Ci Ci+1=AiBi+BiCi+CiAi 如果将全加器的输入置换成Ai和Bi的组合函数Xi和Yi(S0…S3控制),然后再将Xi,Yi和进位数通过全加器进行全加,就是ALU的逻辑结构结构. 即 Xi=f(Ai,Bi) Yi=f(Ai,Bi) 不同的控制参数可以得到不同的组合函数,因而能够实现多种算术运算和逻辑运算.
单非19384398218：
74h138实现一位全加器? 在线等,急求!要电路图,不要原理的 -
7566卢管
： 先纠正一下,不是74H138,没有这个型号的器件,应该是74HC138(3-8译码器). 单用一片74HC138无法实现全加器功能,还要加一片双通道的4输入与非门(74HC20).实用电路如下图——
单非19384398218：
用74ls138设计一个全加器 -
7566卢管
：[答案] 设A为加数B为被加数 低位进位为Ci-1 和为S 进位为Ci A B Ci-1 S Ci 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 1 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 ___________ — — — — S=Y1.Y2.Y4.Y7 ___________ — — — — Ci=Y3.Y5.Y6.Y7 接线图我就不帮你画了
单非19384398218：
用74ls138设计一个全加器 -
7566卢管
： Y4.Y5.Y7 ___________ — — — — Ci=Y3.Y6设A为加数B为被加数 低位进位为Ci-1 和为S 进位为Ci A B Ci-1 S Ci 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 1 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 ___________ — — — — S=Y1.Y2
单非19384398218：
如何用3/8线译码器74LS138完成全加器的功能 -
7566卢管
： 首先得弄清楚全加器的原理,你这里说的应该是设计1位的全加器. 全加器有3个输入端:a,b,ci;有2个输出端:s,co. 与3-8译码器比较,3-8译码器有3个数据输入端:A,B,C;3个使能端;8个输出端,OUT(0-7). 这里可以把3-8译码器的3个数据...
单非19384398218：
求用两片74ls138设计一个全加器的电路图?? -
7566卢管
： 不用两片74LS138呀,只用一片74LS138和一片74LS20就能搞定了.
单非19384398218：
设计一位全加器 ,74ls138 +2个四输入与非门构成的全加器,用vhdl语言设计程序. -
7566卢管
： ENTITY adder IS PORT(a,b,c: IN bit; s,c0: OUT bit); END adder; ARCHITECTURE one OF adder IS SIGNAL y_n:bit_vector(7 DOWNTO 0); BEGIN decoder:PROCESS(a,b,c) VARIABLE y:bit_vector(7 DOWNTO 0); BEGIN y := (OTHERS => '1'); ...
单非19384398218：
能否用74ls139设计一位全加器 -
7566卢管
： 74ls139是双2线-4线译码器,只有4个输出Y0~Y3,是不能设计一位全加器或全减器.因为,一位全加器,要有两个加数,A,B,还有一位进位Cy,共三位变量,就有8个组合,即对应000~111,要用译码器,就要用8个输出端:Y0~Y7,因此,这要用3线-8线译码器,74LS138来做.
