verilog+hdl和vhdl的区别
答：20行在斜杠附近有语法错误。
答：你用Verilog HDL描述的硬件，大概存储为.vhd文件了，所以VHDL编译器不认得。将文件的后缀改为.v应当就可以了。
答：用VerilogHDL语言实现,通过VGA在LCD显示针式数字钟,像windows右下角日期和时间属性那个钟那样。我想问的是如何从RAM里读取各个图片然后显示出来,或通过改变图片属性来达到每秒刷新... 用Verilog HDL语言实现,通过VGA在LCD显示针式数字钟,像windows右下角 日期和时间 属性那个钟那样。我想问的是如何从RAM里读取各个...
答：你的描述是VHDL的，文件后缀却用了".v"，当然出现错误。你将文件另存为后缀为".vhd"试一下。
答：（图形和verilog-HDL设计的过程见后面的部分）FILE->NEW 或者点下图的新建图标：连后选择Text Editor File文件，点OK如下图 3.3输入设计文件 在文本窗口中输入以下VHDL源程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;-- ENTITY majority_voter IS PORT(SW : IN std_logic_vector(3 DOWNTO 1)...
答：你写的是VHDL用的是verilogHDL的编译器。多么白痴的错误啊。
答：v顶层文件。Altera的基本宏功能的功能（行为）仿真模型在Quartus工具安装目录下的"eda\sim_lib"目录中：Verilog HDL语言的仿真库文件为220model.v和altera_mf.v;VHDL语言的仿真库文件为220pack.vhd、220model.vhd、altera_mf.vhd和altera_mf_components.vhd。仿真时把相关库文件加到工程中去就行了。
答：200或更多的分相送,电子电路设计语言VerilogHdL语言高手进不懂得不要进 100 本人刚开始学VerilogHdL语言,还是一个菜鸟,我们要做一个多功能数字时钟,基本的功能有,2.秒、分为00-59六十进制计数器。3.时为00-23二十四进制计数器。4.可手动校正:能分别进行秒... 本人刚开始学VerilogHdL语言,还是一个菜鸟,我们要...
答：语言是VHDL, 而错误提示中出现Verilog. 显然属于基本设置错误, cut/paste党的通病.可能1: jishu01扩展名错误,应当为.vhd 可能2: project里面new file时选择了verilog, 应选VHDL 可能3: Setting里可能有VHDL / Verilog选设按钮错选了verilog. 但一般IDE允许混编,最多Warning.
答：你用的Verilog编的，应该是.v文件 文件名eda.vhd改成Wave_gen.v试试
网友评论：
司雅18871229328：
Verilog HDL和VHDL是一个东西吗?
56989王淑
： Verilog HDL和HDL都是用于逻辑设计的硬件描述语言,并且都已成为IEEE标准.VHDL是在1987年成为IEEE标准,Verilog HDL则在1995年才正式成为IEEE标准.之所以VHDL比Verilog HDL早成为IEEE标准,这是因为VHDL是美国军方组织开...
司雅18871229328：
FPGA开发中的VHDL语言与Verilog HDL语言那个好学?各有什么优缺点? -
56989王淑
： 我的理解:如果你学过C,那么Verilog HDL语言更容易上手,它们很相似的,如果没有那这两种语言都差不多,我一直用VHDL做项目,这种语言结构严谨,基本编译通过就能生成电路,适合做大型的设计,而这些特点正是Verilog HDL语言所欠缺的,再说语言只是一个工具,入门都比较容易,关键是你的逻辑思维能力,如何用语言去实现一些算法
司雅18871229328：
verilog和vhdl的区别 -
56989王淑
： VHDL和Verilog HDL都是硬件描述语言,区别不很大.与VHDL相比,Verilog HDL更注重物理层的描述,语法上也更与C类似,所以学过C语言的人更容易接受.
司雅18871229328：
vhdl和verilog哪个好 -
56989王淑
： 两种语言都是硬件描述语言,很难评价“好坏”.Verilog HDL更适合于底层(物理层)描述,VHDL则较适合于系统描述,比Verilog HDL更抽象一些.Verilog HDL更像C,VHDL更像PASCAL.所以,如果有C的基础,Verilog HDL更容易入手.
司雅18871229328：
VHDL语言和AHDL语言有什么区别? -
56989王淑
： AHDL已经过时了 这两种语言都是用于数字电子系统设计的硬件描述语言,而且都已经是 IEEE 的标准.这两者有其共同的特点: 1. 能形式化地抽象表示电路的行为和结构; 2. 支持逻辑设计中层次与范围地描述; 3. 可借用高级语言地精巧结构...
司雅18871229328：
VHDL与VeriHDL哪个好? -
56989王淑
： VHDL是行为级硬件描述语言,设计者可以不必了解电子器件的内部结构,而从行为逻辑的角度去对器件进行编程,VHDL适合大规模电子系统的设计;Verilog HDL是门级描述语言,使用者需要对电子器件的内部结构比较了解,从电路逻辑的角度去进行编程,Verilog适合于中、小规模的电子系统的设计;我个人比较喜欢VHDL
司雅18871229328：
vhdl和verilog hdl学哪个好 -
56989王淑
： 你如果学过C语言的话,建议学习Verilog HDL.与VHDL相比,它与C语言有不少相像之处.另外,你如果偏重底层设计的话,也是学习Verilog HDL更好一些.但如果你学过delphi语言,而没有学过C语言的话,那学习VHDL会更顺手.
司雅18871229328：
VHDL与Verilog在FPGA开发中的比较 -
56989王淑
： 硬件描述语言HDL(Hardware Describe Language) HDL概述 随着EDA技术的发展,使用硬件语言设计PLD/FPGA成为一种趋势.目前最主要的硬件描述语言是VHDL和Verilog HDL. VHDL发展的较早,语法严格,而Verilog HDL是在C语言的基...
司雅18871229328：
verilog和vhdl的区别是什么 -
56989王淑
： Verilog HDL更适合于底层(物理层)描述,VHDL则较适合于系统描述,比Verilog HDL更抽象一些.
司雅18871229328：
vhdl好还是verilog 好 -
56989王淑
： VHDL 源于军方的ADA编程,而verilog则源于我们熟悉的C语言.所以,学verilog入门较快,快的话几天就可以掌握全部语法.当然只是理解和懂得,灵活的运用还要依靠大量的实践.而相对来说VHDL入门则比较难.关于两者的好坏,谁也所不清.有人说用VHDL才是技术所在,因为其具有ada编程模式,而ada又广泛应用在军方,科研场合,所以其优点和价值是巨大的.但verilog用的人则比较多,有较为丰富的资源和积累,而且其系统级描述能力也在不断增强发展,以后也很难说在大型设计方面会逊色于vhdl.....
