在verilog语言中，sample 请教大神verilog语言中，怎么把16个1位的输入信号，表...
verilog HDL\u8bed\u8a00\u7f16\u5199\u7edf\u8ba116\u4f4d\u4e8c\u8fdb\u5236\u6570\u4e2d1\u7684\u4e2a\u6570\u3002module Countnumber(a,result);
input [15:0]a;
output [4:0]result;
reg [4:0]cnt;
reg [4:0]width;
always@(a)
begin
cnt<=4'd0000;
for(width=0;width<16;width=width+1) //\u5faa\u73af\u5224\u65ad\u5bf9\u5e94\u4f4d\u662f1\u5219cnt=cnt+1\uff1b
if(a[width])
cnt<=cnt+1'b1;
end
assign result=cnt; //\u8f93\u51faresult\u4e3a1\u7684\u4e2a\u6570\uff1b
endmodule
\u5b9a\u4e4916\u4e2a1\u4f4d\u8f93\u5165\u5bc4\u5b58\u5668\uff0c\u4e00\u4e2a16\u4f4d\u8f93\u51fa\u5bc4\u5b58\u5668\uff0c\u8f93\u5165\u4fe1\u53f7\u4e0e\u4e3b\u65f6\u949f\u4f5c\u4e00\u4e0b\u540c\u6b65\uff0c\u7136\u540e\u4f7f\u7528\u62fc\u63a5\u8fd0\u7b97\u7b26\uff0c\u62fc\u63a5\u4e3a\u4e00\u4e2a16\u4f4d\u7684\uff0c\u8d4b\u7ed916\u4f4d\u5bc4\u5b58\u5668\u8f93\u51fa
该运算符 ”~|“ 为 或非运算符，属于位运算，即先将sample_cnt中的16先每位相或，如有1则为1，最后再取反。如sample_cnt = 16’h0001；~|sample_cnt = 0~| 称为归约或非，属于归约操作符，归约操作符的结果只有1位。
~| 实现的功能如下：
如果操作数中存在一个或多个 1，则结果为 0；
如果操作数中存在 X 或 Z ，则结果为 Z；
以上两者之外，结果为 1。
如： A= 4‘b0100，则 ~| A = 0。
——Medied.Lee
绛旓細or锛 1銆乤lways @锛坧osedge CLK or negedge RST锛2銆乤lways@锛圓 or B or C锛塖UM = A + B + C锛verilog璇█涓锛屾晱鎰熷垪琛 涓敤 'or' 鏉ヨ繛鎺ヨ繃涓簨浠跺悕鎴栬呬俊鍙峰悕
绛旓細璇ヨ繍绠楃 鈥潂|鈥 涓 鎴栭潪杩愮畻绗︼紝灞炰簬浣嶈繍绠楋紝鍗冲厛灏唖ample_cnt涓殑16鍏堟瘡浣嶇浉鎴栵紝濡傛湁1鍒欎负1锛屾渶鍚庡啀鍙栧弽銆傚sample_cnt = 16鈥檋0001锛泘|sample_cnt = 0
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