Verilog中使用除法运算符“/”，综合后查看rtl视图如下图所示，而且仿真能在一个时钟得到商 verilog 我在一个顶层模块里建了两个小模块 ,为啥RT...
QuartusII 13.1\u7f16\u8bd1verilog\u540e\u751f\u6210\u7684RTL\u89c6\u56fe\uff0c\u770b\u4e0d\u61c2\u56e0\u4e3a\u4f60\u7684A\u662f\u56db\u4f4d\u7684\uff0c\u56db\u4f4d\u6570\u5b57\u8981\u52a0\u56db\u4f4d\u6570\u5b57\u6548\u7387\u624d\u9ad8\u3002
\u4f60\u8981\u77e5\u9053quartus\u662f\u8981\u6700\u540e\u8f7d\u5165\u5230\u677f\u5b50\u4e0a\u7684\uff0c\u4f60compile\u4ee5\u540e\u7684\u4e1c\u897f\u662f\u4ee5\u677f\u5b50\u7528\u8d77\u6765\u6700\u65b9\u4fbf\u4e3a\u51c6\uff0c\u4f60\u7684code\u53ea\u662f\u4e2a\u4f9d\u636e
\u4f18\u5316\u6389\u4e86\u5427- -
之所以能一个时钟出结果，那是因为你是“仿真”，仅仅是仿真而已，真正实现的时候，是不可以一个时钟出结果的，你需要使用触发器IP核，而最好不要使用/号，这种方法是不对的关注这个问题
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