verilog中右移位会自动扩占位数吗 基于verilog 带符号数右移是怎么实现的
verilog\u79fb\u4f4d<<\u548c<<<\u6ca1\u533a\u522b \u90fd\u662f\u8865\u96f6 \u770b\u8d77\u6765<<<\u6ca1\u6709\u4efb\u4f55\u7528\u5904
>>\u548c>>>\u4e0d\u4e00\u6837 >>\u662f\u903b\u8f91\u53f3\u79fb \u8865\u96f6 >>>\u662f\u7b97\u6570\u53f3\u79fb \u6839\u636e\u6570\u636e\u662f\u6709\u7b26\u53f7\u6216\u65e0\u7b26\u53f7\u7c7b\u578b\u5224\u65ad\u8865\u7b26\u53f7\u4f4d\u6216\u96f6
\u5177\u4f53\u8981\u6c42\u662f\u4ec0\u4e48\uff1f
always @(posedge clk or negedge rst_n)
if (!rst_n)
shift_reg <= {DW{1'b0}}
else if (shift_en)
shift_reg <= {shift_reg[DW-1], shift_reg[DW-1:1]}
value<= {c2>b2, c3>b2, b3>b2, a3>b2, a2>b2, a1>b2, b1>b2, c1>b2};
建议你看看verilog标准关于bit padding和self determined部分的讲解。
其中对于位移运算符的self determined规则是和第一参数相关。
假定a是4个bit的，b是8个bit的。a << b只和a的长度相关，和b无关。这里由a的长度决定最终的位宽，这个规则就叫self determined。
对于加法运算符的bit padding规则则是和最长操作数长度相关，不够长度的补足长度。
假定a是4个bit的，b是8个bit的。a+b结果是8个bit的。要对a做bit padding到8。
那么对于 (a << b) + c怎么判断bit padding呢？
首先确定a的长度，那么a << b的长度就可以确定了等于a的长度。然后确定c的长度。如果c的长度比a的长度小，那么对c做bit padding，扩展到和a一样长。如果c的长度比a的长度大，那么意味着要扩展a<<b的长度，而扩展a<<b的长度就意味着要扩展a的长度，也就意味着要把a扩展到和c一样长。
要特别注意的是，在verilog中对于有符号数和无符号数的扩展方式还有差别。
建议写代码的人还是把位对其来写比较科学。这样的问题一般是做工具的人才需要处理的。
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绛旓細50鍒嗚浜虹粰浣犲啓浠ｇ爜銆傚彲鑳藉悧锛熻繖鍦ㄥ闈㈤兘鏄粰閽辫浜哄啓鐨勩傜畻娉曞緢绠鍗曪細4浣嶅瘎瀛樺櫒涓轰緥 锛 data{ data[2:0],1'b0 };涓嶆柇杩唬锛屾湯浣嶈ˉ0鍗冲彲銆
绛旓細module Verilog1(clk,ldn,k,d,q);input clk,ldn,k;input [7:0] d;output [7:0] q;reg[7:0] d_reg,q_reg;always@(negedge ldn)if(!ldn)d_reg <= d;always@(posedge clk )begin if(k)begin//right q_reg[7:0] <= {1'b00,d_reg[7:1]};end else q_reg[7:0] <= ...
绛旓細`timescale 1ns / 1ps module shiftreg(input clk,input datai,output datao );reg [0:4]regs;//濡傛灉杩欓噷鏀规垚reg[0:4],閭ｄ綘鐨刣atai鍜宒atao灏辫鏀癸紝涓や釜宸埆鍙槸宸︾Щ鍜鍙崇Щ鐨闂锛屼綘鐨刦or寰幆鎰忔濇槸灏唕eg[楂樹綅]<=reg[浣庝綅],鎵浠ユ鏃朵綘灏卞簲璇ヨregs[4]<=datai;assign datao=regs[0];int...
绛旓細鍦Verilog涓锛岀粍鍚堥昏緫绉讳綅璧嬪兼椂锛屽鏋滀娇鐢ㄧ殑鏄16浣嶇殑璧嬪兼搷浣滅锛堜緥濡"="锛夛紝鑰岀洰鏍囧彉閲忓彧鏈8浣嶇殑瀹藉害锛岄偅涔堥珮8浣嶄細涓㈠け鏄洜涓篤erilog浼氳嚜鍔鎴柇鐩爣鍙橀噺鐨勮祴鍊肩粨鏋滐紝浠ラ傚簲鐩爣鍙橀噺鐨勫搴︺備緥濡傦紝濡傛灉鏈変互涓嬩唬鐮侊細```verilog reg [7:0] target_var;reg [15:0] source_var;assign target_var = ...
绛旓細棣栧厛, output蹇呴』鏄痳eg绫诲瀷. 涔熷氨鏄, 鍦╫utput [9..0] 閭ｈ涓嬮潰鍔犱笂:reg [9:0] led_eight;
绛旓細module shift_reg8(clk, ldn, d, k, q)input clk;input ldn, k;input [7:0]d;output [7:0]q;always@(posedge clk or ldn)begin if(ldn == 1'b0)q <= d;else if(k == 1'b0)q <= {q[6:0], 1'b0};else q <= {1'b0, q[7:1]};end endmodle ...
