用Verilog设计一个移位寄存器（下面是要求） 跪求代码 用verilog语言 写移位寄存器
\u6c42\u5927\u795eVerilog\u8bbe\u8ba1\u53cc\u5411\u79fb\u4f4d\u5bc4\u5b58\u5668\u4ee3\u7801module fifo(clr,clk,din,LorR,dout)
input clr,clk,din;
input LorR;
output [7:0]dout;
reg [7:0] fifo;
assign dout=fifo;
always@( posedge clk)
if(clr)
fifo<=0;
else
if(LorR)
fifo<=;
else
fifo<=;
endmodule
if
算法很简单：
4位寄存器为例 ： data{ data[2:0],1'b0 };
不断迭代，末位补0即可。
绛旓細module cycle_shift_reg(d,c,out);input [7:0] d;input [3:0] c;output [7:0] out;reg [7:0] out;always@(d or c)case(c)3'b000:out<=d;3'b001:out<={d[0],d[7:1]};3'b010:out<={d[1:0],d[7:2]};3'b011:out<={d[2:0],d[7:3]};3'b100:out<={d[3...
绛旓細verilog涓绉讳綅鎿嶄綔绗﹀彿鏈2绉嶏紝鍒嗗埆鏄<<鈥濆乏绉讳綅杩愮畻绗﹀拰鈥>>鈥濆彸绉讳綅杩愮畻绗︺傛牸寮忓涓嬶細a<<n锛宎>>n銆傚叾涓紝a浠ｈ〃瑕佺Щ浣嶇殑鎿嶄綔鏁帮紝n浠ｈ〃瑕佺Щ鍑犱綅銆備袱绉嶈繍绠楁柟寮忛兘鐢0鏉ュ～琛ョЩ鍑虹殑绌轰綅銆傜Щ浣嶆搷浣滅瀵瑰乏杈圭殑鎿嶄綔鏁拌繘琛屽悜宸︽垨鍚戝彸鐨勪綅绉讳綅鎿嶄綔锛岀浜屼釜鎿嶄綔鏁帮紝绉讳綅浣嶆暟鏄棤绗﹀彿鏁帮紝閬靛惊鐨勬搷浣滆寰...
绛旓細,in};end //骞惰杈撳嚭 always@(posedge clk or negedge nreset)begin if(~nreset)out <= 4'b0000;else if(en && (count==2'b11))out <= data;end endmodule 鎴戠紪璇戙佷豢鐪熻繃浜嗭紝娌℃湁闂锛屼綘鍘熸湁鐨刼ut<={out,in}搴旇鍐欐垚鍍忚繖鏍穌ata <= {data[2:0],in};杩欏氨鏄涓涓Щ浣嶅瘎瀛樺櫒锛
绛旓細銆1銆戜綘鐨勭悊瑙ｆ槸瀵圭殑锛佷綘鍦涓涓always閲岄潰鐢ㄤ袱娆￠潪闃诲璧嬪硷紝鍦ㄤ竴涓椂閽熻竟娌垮鐞嗗悓涓涓彉閲廻x锛屽氨鎴愪簡杩欐牱銆傘2銆戜綘鎸夎繖涓濊矾鎯筹細鍦╤x琚祴鍊间互鍚庯紝鍏堜繚璇乭x涓嶅啀琚噸澶嶈祴鍊煎啿鎺夋暟鎹紝鐒跺悗鍐绉讳綅鎿嶄綔銆備緥濡傦紝璧嬪间互鍚庡姞涓涓娇鑳戒俊鍙凤紝鍦ㄤ娇鑳戒俊鍙蜂笅绉讳綅 銆3銆戞杩庨噰绾筹紒娆㈣繋鎻愰棶锛
绛旓細棣栧厛锛屼綘鐨勯偅涓浜涓Щ浣浠ｇ爜鏈濂藉姞涓嫭鍙凤紝澧炲姞鍙鎬с傚綋绗簩涓猚lk鏉ョ殑鏃跺欙紝data_out璧嬬殑鏄病鏈夌Щ浣嶅墠data鐨刣ata[7]锛宒ata涔熷悓鏃跺彉鎴愮Щ浣嶅悗鐨勬暟銆備綘鍙互闅忎究鍐欎釜鏁板瓧锛屼豢鐪熶竴涓嬶紝灏辨槑鐧戒簡.浠呬粎涓汉鎰忚銆
绛旓細鎭 绉讳綅瀵瀛樺櫒鐨勮瘽杩欓噷鏈変袱涓緥瀛愶紝妤间富浣犲弬鑰冧竴涓 绗涓涓鏄敤浣嶆嫾鎺ョ鏉ュ仛鐨勶紝鍦ㄧ櫨搴︿笂杈撳叆鈥Verilog 涓插苟杞崲鈥濆緢瀹规槗灏辨煡鍒颁簡锛岃繖涓槸鍒汉鐨勫嚱鏁帮紝鎴戞妸鍚嶅瓧鎹㈡垚浣犵殑锛屽彲浠ョ洿鎺ョ敤鍒拌嚜宸辩殑搴旂敤涓俶odule Serial_to_Para(clk,reset,en,in,out);input clk,reset,en,in;output[3:0] out;reg[...
绛旓細鐢涓涓婊¤冻闀垮害鐨绉讳綅瀵瀛樺櫒锛岀紦瀛楢鐨勮緭鍏ワ紝褰撳瘎瀛樺櫒鍊煎叏閮ㄦ槸0鎴栬呭叏閮ㄦ槸1鐨勬椂鍊欙紝鎶夿缃珮锛屽惁鍒欑疆浣庛俽eg[N-1:0]shift;always@(posedge clk)shift <= {shift[N-2:0,A};assign B = shift == N'b1 || shift == N'b0;
绛旓細1. shift reg module shift_4(clk,rst,in,out)input clk,rst;input in;output out;wire out;reg [3:0] shiftreg;always@(posedge clk or negedge rst) // 寮傛娓呴浂 if(!rst)shiftreg<=0;else begin shiftreg[0]<=in;shiftreg[1]<=shiftreg[0];shiftreg[2]<=shiftreg[1];shiftreg[3]<...
绛旓細杩欐槸涓涓鍏稿瀷鐨勭嚎鎬у弽棣绉讳綅瀵瀛樺櫒锛屼篃灏辨槸LFSR ( left-feedback shift register )銆
绛旓細涓鑸潵璇达紝鎺ㄨ崘鐨勫畾涔夋槸杩欎箞鍐欑殑 reg [13:0] ShiftReg [0:255]
