verilog语言问题 FPGA开发中verilog语言一个小问题求解
\u7528verilog\u8bed\u8a00\u4e0b\u603b\u662f\u51fa\u73b0\u8fd9\u4e2a\u95ee\u9898\u2026\u2026reg ready,process_en
......
assign process_en=~rd1;
\u8fd9\u4e2a\u4f60\u5b9a\u4e49\u4e86process_en\u662f reg\u7c7b\u578b\uff0c
assign \u7684\u5de6\u8fb9\u53ea\u80fd\u7528wire\u7c7b\u578b\uff0c\u4e0d\u80fd\u7528reg\u7c7b\u578b
module ShitReg(cp, rst, din, dout);
input cp;
input rst;
input din;
output reg [7:0] dout;
reg regin;
key_clk FF0(cp, din, regin);
always @(posedge cp or posedge rst)
begin
if(rst)
dout = 8'b11111111;
//else begin
dout = dout << 1;
dout[0] = regin;
//end
end
endmodule
module key_clk(clk, in, out); //\u53bb\u6296\u52a8
input clk;
input in;
output reg out;
reg in1;
reg in2;
reg count; //\u8ba1\u6570\u5668\u5bbd\u5ea6\uff1f\uff1f\uff1f
always @( posedge clk)//CLK 50M
begin
count <= count+1;
if(count == 500000)
begin
in1 <= in;
count <= 0;
end
in2 <= in1;
out <= in2 & (!in1);
end
endmodule
\u4ee3\u7801\u5199\u7684\u5f88\u4e0d\u89c4\u8303\uff0c\u95ee\u9898\u8f83\u591a\uff5e
原因在于你定义的reg型变量NO以及time1和time2都在两个always块中进行了赋值，要知道reg型变量一般只能在一个always块内使用，在其它块中最多也只能读取数值或者进行比较判断，不能再进行赋值，否则就会出现这个问题。time1的4位，加上time2的四位，再加上NO，就是那九个错误了
else if(timer3==4'h0&&timer2==4'h0&&timer1==4'h0&&timer0==4'h0)
begin
{timer3,timer2,timer1,timer0}<={timer3,timer2,timer1,timer0};
end
也许是我太笨，我完全看不出你写“当a,b,c,d都为0，就把a,b,c,d的值赋给a,b,c,d”这样的句子的作用是什么。
——Medied.Lee
大号被封的路过……
问题已经看出来了，你这个问题很有代表性，很多新手都会犯
等我明天解了封再告诉你答案……
居然知道帐号也能被封，没天理了！！！
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绛旓細浣犺繖鏄潪甯稿吀鍨嬬殑鏂版墜閿欒锛屽湪ISE涓嬬殑閿欒璇存槑涓猴細Multi-source in Unit <ws> on signal <timer1<3>>; this signal is connected to multiple drivers.灏辨槸璇村彉閲忚杩炲湪澶氫釜椹卞姩涓娿傚師鍥犲湪浜庝綘瀹氫箟鐨剅eg鍨嬪彉閲廚O浠ュ強time1鍜宼ime2閮藉湪涓や釜always鍧椾腑杩涜浜嗚祴鍊硷紝瑕佺煡閬搑eg鍨嬪彉閲忎竴鑸彧鑳藉湪涓涓猘lways...
绛旓細閭ｄ釜鏄姞鍑忔硶鐨勭粨鏋滃嚭鐜颁簡婧㈠嚭锛屽彇鍙嶅姞1锛屼竴鑸兘鏄璐熸暟鍙樻垚姝ｆ暟鐨勬搷浣溿傝繖涓湴鏂归鍏堝垽鏂璪it15鏄笉鏄紝濡傛灉鏄0锛屽啀鍒ゆ柇bit14锛屽鏋渂it14涓1锛屽氨鍋氫竴涓彇鍙嶅姞1锛屼粠璐熸暟鍙樻垚姝ｆ暟銆
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绛旓細VerilogHDL鏄竴绉嶇‖浠舵弿杩璇█锛屽涔犺鍖烘渶鍏稿瀷鐨勫氨鏄涓篎PGA璁捐鍏跺疄灏辨槸verilog璁捐銆侳PGA璁捐鏈川涓婃槸纭欢璁捐锛寁erilog鏄敤鏉ユ弿杩扮數璺殑銆傚缓璁弬鑰冩槑寰锋壃鐐规嫧FPGA鍩虹瑙嗛浠ュ強銆婃槑寰锋壃鐐规嫧FPGA楂樻墜杩涢樁銆嬭繖涔︺
