Verilog语法请教 Verilog语句请教，不太懂?符号的用法

Verilog HDL\u8bed\u6cd5\u8bf7\u6559

wire\u662f\u6307\u53d8\u91cf\u7684\u7c7b\u578b\uff0c\u544a\u8bc9\u4f60\u662f\u7ebf\u578b\u53d8\u91cf\u3002reg\u5219\u662f\u5bc4\u5b58\u5668\u578b\u3002
\u7b80\u5355\u5730\u8bf4\uff0c\u5982\u679c\u662f\u7528\u5728assign\u8bed\u53e5\u4e2d\uff0c\u5219\u53ef\u4ee5\u4e0d\u7528\u518d\u58f0\u660e\u53d8\u91cf\u7c7b\u578b\uff0c\u56e0\u4e3a\u9ed8\u8ba4\u7684\u5c31\u662fwire\u578b\u3002
\u5982\u679c\u662f\u7528\u5728always\u8bed\u53e5\u4e2d\uff0c\u5219\u4e00\u5b9a\u8981\u58f0\u660e\u53d8\u91cf\u7c7b\u578b\uff0c\u4e14\u4e00\u5b9a\u662freg\u578b\uff0c\u5426\u5219\u4f1a\u62a5\u9519\u3002
\u4f60\u53ef\u4ee5\u8bd5\u8bd5\u3002
\u591a\u7528\u5c31\u77e5\u9053\u4e86\u3002
\u5e0c\u671b\u80fd\u5e2e\u5230\u4f60\u3002

\u7ec6\u8282\u90e8\u5206\u548c\u4f60\u7684\u5b8c\u6574\u4ee3\u7801\u6709\u5173
\u5355\u770b\uff1f\u7684\u8bdd\uff0c\u4e3e\u4f8b\u5982\u4e0b
assign x = a \uff1f b : c; \u610f\u601d\u662f\u5982\u679ca\u8868\u8fbe\u5f0f\u4e3a\u771f\uff0c\u5219\u628ab\u8d4b\u503c\u7ed9x\uff0c\u5426\u5219\u628ac\u8d4b\u503c\u7ed9x\u3002
\u8be6\u89c1\u201c\u4e09\u76ee\u8fd0\u7b97\u7b26\u201d

首先，最外面的一层就是verilog中的唯一的三目运算各个符，即？ ：
这句的意思是：如果qout=59,并且cin=1的话，cout=1,否则cout=0
&在这里是逻辑与运算，必须前后都为1时结果才会视为1，而? :的意思就是如果问号前的逻辑值为1，则取问号与冒号之间的数，否则就取冒号后的数

Verilog缂栫▼閬囧埌楹荤儲,璇锋暀
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