verilog除法运算符号
答：verilog中基本不存在直接用“/”做除法，除法的运算时间长，基本上一个周期可能都算不完，一般采用近似方法代替:1、除以2的n次方时，可以采用丢位的方法，比如a除以2，可以写成a[3:1].2、一般的除法，比如你上面的a/b，都会转成乘法来做，如a*(1/b)，其中1/b的分子可以放大1024倍后再做计算...
答：应当调出使用ISE中的除法器的ip核,直接写除号不能综合，在HDL中直接写乘除号都不能综合出电路的,那是留给访真用的语法。Verilog HDL是一种硬件描述语言(HDL:Hardware Description Language)，以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所...
答：之所以能一个时钟出结果，那是因为你是“仿真”，仅仅是仿真而已，真正实现的时候，是不可以一个时钟出结果的，你需要使用触发器IP核，而最好不要使用/号，这种方法是不对的
答：可以的，但是一般都写自己的除法器
答：大括号是常见的标点符号，在数学里表示某些运算要优先进行，如果一个算式里既有小括号、中括号，又有大括号，我们得先算小括号里面的，再算中括号里面的，最后算大括号里面的。希望我能帮助你解疑释惑。
答：在Verilog HDL语言有一个特殊的运算符：位拼接运算符{}，用这个运算符可以把两个或多个信号的某些位拼接起来进行运算操作。其使用方法如下:即把某些倍号的某些位详细地列出来，中间用逗号分开，最后用大括号括起来表示一个整体信号，例如：也可以写成为：在位拼接表达式中不允许存在没有指明位数的信号。
答：除法可以用移位完成。你需要的a/b可以写成 (a>>3)+(a>>4)+(a),就可以完成上式的运算了
答：硬件语言不是C程序，你写的东西如果要下到FPGA上 是需要可以综合的。例如你的12%5，就是无法综合的，不要考验软件
答："/"是可以综合的，但是占用的是FPGA内部的DSP运算模块。也可以用除法器IP核，占用的是LUT资源。也可以自己写除法器，占用的也是LUT资源，但是延时，模块最高运行频率和占用资源没有使用ip核的好。比如你想除2，那么我只需要将数右移一位，移位比写“/”要省资源的多。
答：reg是没有小数的，不过可以引入小数概念，在除之前吧被除数*2^n,让结果等于整数（或者近似），再在后面的运算中吧结果的低n位截取掉（相当于除了2^n)。例如，要做1/3 x 5的话可以先*256（这个数越高的话结果更精确一些，按照需求选），结果就变成256/3=85 然后85*5=425=1_1010_1001b ...
网友评论：
蒋禄15984604729：
Verilog如何使用除法? -
34330阙妹
： 小白,应该调用ISE中的除法器的ip核,直接写除号不能综合.在HDL中直接写乘除号都不能综合出电路的,那是留给访真用的语法
蒋禄15984604729：
verilog <=运算符是什么意思? -
34330阙妹
： “
蒋禄15984604729：
Quartus II的编译器对verilog文件中的乘法和除法运算符是否可以进行综合? -
34330阙妹
： Quartus II的编译器对verilog文件中的乘法和除法运算符是可以进行综合的,这些运算符综合后生成的RTL门级的乘法和除法电路就是AlteraIP核所提供的乘法和除法电路,而megaweizard中的进行设置的乘除法运算的模式其实也就是调用了这些IP...
蒋禄15984604729：
Verilog中使用除法运算符“/”,综合后查看rtl视图如下图所示,而且仿真能在一个时钟得到商 -
34330阙妹
： 之所以能一个时钟出结果,那是因为你是“仿真”,仅仅是仿真而已,真正实现的时候,是不可以一个时钟出结果的,你需要使用触发器IP核,而最好不要使用/号,这种方法是不对的
蒋禄15984604729：
FPGA verilog quartusII 除法运算我不是问如何实现除法,而是怎么用除法.我可以直接使用/这个符号吗?比如说c=a/128这样的c的结果是?a是一个8为正整... -
34330阙妹
：[答案] 不能直接用除号,不可综合;乘法可以直接使用,但注意不要越界
蒋禄15984604729：
在Verilog里可以直接用'/'来做除法吗 -
34330阙妹
： // 输入数据头指针, 数据长度 // 返回crc8校验码 uint8_t crc8(uint8_t *data, uint_len length) { uint8_t i; uint8_t crc = 0; // initial value while(length--) { crc ^= *data++; // crc ^= *data; data++; for ( i = 0; i < 8; i++ ) { if ( crc & 0x80 ) crc = (crc << 1) ^ 0x07; ...
蒋禄15984604729：
verilog中的赋值运算符<=具体是什么意思 -
34330阙妹
： 在Verilog中有两种类型的赋值语句:阻塞赋值语句(“=”)和非阻塞赋值语句(“<=”) 阻塞:在本语句中“右式计算”和“左式更新”完全完成之后,才开始执行下一条语句; 非阻塞:当前语句的执行不会阻塞下一语句的执行.
蒋禄15984604729：
verilog怎么做小数除法? -
34330阙妹
： 只能求近似值,先把小数的13位变成整数,即乘2^13,这时候的16位整数做了一次近似取整,最后在乘2^13就可以了,在除法器中只要让N=1024*2^13 ,W=16位的值就可以了
蒋禄15984604729：
关于verilog移位运算符 -
34330阙妹
： x<<n使用的是逻辑移位运算符,其对包括符号位在内的所有位进行移位操作; x<<<n使用的是算术移位运算符,其只对非符号位的进行移位操作,而符号位保持不变.
蒋禄15984604729：
verilog 算术运算符 ＂+＂ -
34330阙妹
： 首先,如果你需要看延迟,可以用工具看,具体看你的综合工具了.如果是做FPGA验证仿真,ISE活quatus 等都有延迟信息可以提取.如果是做真正的芯片,在综合后,就得看网表的信息了~~~~就像楼上说的.至于楼主说的,32为全加器就是32个延迟,这个理解不对,你得看具体的电路图,找关键路径.(有些路径可能根本就不会走到) 具体的还是靠工具吧.在原理图模式下面应该就可以看到 具体问题在联系哈~~~
